Veristand2017 MIT(model interface toolkit)联合仿真simulink模块识别问题

Neroyxt 1周前 27次点击 来自 其他

我在利用MIT进行labview、simulink电路联合仿真时遇到输出一直为0的问题,经过检查之后发现,MIT无法识别simulink中DC Voltage、RLC branch等基础模块,导致联合仿真过程一直是在断开这些模块下进行的,输出信号是去掉这些模块后的信号。
如何使veristand识别这些模块呢?

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